FPGA/IO Std.4 [IO 입출력 전압 허용 범위] 데이터시트 Vol, VoH, VDD, VOL, VIL, VIH, VOH, VDD의미 Revision 220923: 최초 작성 참조: https://web.mit.edu/6.111/www/f2017/handouts/L01.pdfhttps://toshiba.semicon-storage.com/ap-en/semiconductor/knowledge/e-learning/cmos-logic-basics/chap4/chap4-2-1.htmlhttps://www.egr.msu.edu/classes/ece410/mason/files/Ch7.pdf Reading datasheets: Input voltages (V(IH) and V(IL)) | Toshiba Electronic Devices & Storage Corporation | Asia-English The information presented .. 2022. 9. 23. [LVCMOS33] 핀 최대, 최소 입력 전압 Target Device: Spartan-6 Docs: Spartan-6 FPGA Data Sheet: DC and Switching Characteristics (DS162): https://www.xilinx.com/support/documentation/data_sheets/ds162.pdf 페이지 10의 내용에서 각 I/O Standard의 V_IL, V_IH의 최대 최소 전압을 알 수 있다. LVCMOS 최대 입력 전압 4.1 V를 넘으면 FPGA의 영구적 손상을 야기할 수 있다. 2022. 3. 11. Output termination 방법 https://www.renesas.com/us/en/document/apn/953-quick-guide-output-terminations 2022. 2. 21. LVPECL과 LVDS의 차이 Table LVPECL vs. LVDS 특성 LVDS LVPECL Swing voltage 800 mV 350 mV Clock* 상대적으로 낮음 상대적으로 큼 Power dissipation 상대적으로 낮음 상대적으로 큼 Termination 간단 복잡 Slew rate** 상대적으로 나쁨 상대적으로 좋음 Jitter 상대적으로 큼 상대적으로 작음 * AD9510/11/12 기준 LVPECL은 1.2 GHz LVDS는 800 MHz 지원 ** 출력전압이 규정한 단위 시간당 변화 가능한 비율이며 Turn-on 또는 Turn-off가 낮은 쪽을 기준으로 규정 참조: https://www.analog.com/en/education/education-library/product-faqs/adf4002.html .. 2022. 2. 21. 이전 1 다음
