FPGA/TCL 에러 로그 (9) 썸네일형 리스트형 MMCM의 output clock을 ILA 클럭으로 사용 시 오류 해결 방법 Revision history 220919: 최초 작성 참조: https://support.xilinx.com/s/question/0D52E00006iHmKZSA0/to-generate-a-free-running-clock-using-mmcm?language=en_US to generate a free running clock using MMCM support.xilinx.com Best Solution에 따르면 MMCM에서 출력되는 clock을 ILA clock으로 사용 가능하지만 조건이 있다. 1) Free-running clock이란 reset이 불가능한 클럭을 의미한다. ILA는 Free-running clock을 입력 clock으로 사용해야하기 때문에 MMCM에서 reset 옵션을 해제하고 사용.. [Vivado 2020.2 Simulation] boost::filesystem::remove: 다른 프로세스가 파일을 사용 중이기 때문에 프로세스가 액세스 할 수 없습니다: Vivado 2020.2에서 가끔 Run Simulation을 할 시 다음과 같은 에러가 나타난다: boost::filesystem::remove: 다른 프로세스가 파일을 사용 중이기 때문에 프로세스가 액세스 할 수 없습니다: "D:/220621B_SGR_onlyLLF_JC125M_STX1256_gtw/XCKU060/XCKU060.sim/sim_1/behav/xsim/simulate.log" 이 문제는 Vivado 2020.2에서 어떠한 이유에서 simulation을 백그라운드에서 계속 동작하기 때문에 발생하는것 같다. 이럴때 1) Window 작업관리자 실행 2) 백그라운드 프로세스 탭에서 vivado.exe를 찾아 작업 끝내기를 한다. - 앱 탭에서 찾으면 안된다. 3) Vivado simulatio.. [Opt 31-67] Problem: [Opt 31-67] Problem: A LUT2 cell in the design is missing a connection on input pin I1, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unused logic. The LUT cell name is: inst_gtwizard_ultrascale_0/inst/gen_gtwizard_gthe3_top.gtwizard_ultrascale_0_gtwizard_gthe3_inst/gen_gtwizard_gthe3.gen_reset_cont.. [Synth 8-2611] redeclaration of ansi port state is not allowed WARNING:HDLCompiler:751 - "start_i2c.v" Line 31: Redeclaration of ansi port rst_to_tmr is not allowed 다음 코드와 같이 output으로 정의한 포트를 reg로 다시 재정의하면 경고가 나타난다. `include "timer_A.v" module start_i2c( ... output rst_to_tmr ... ); ... reg [0:0] rst_to_tmr; 아래와 같이 변경하면 경고를 없앨 수 있다. `include "timer_A.v" module start_i2c( ... output reg rst_to_tmr ... ); ERROR: [filemgmt 56-189] Failed to resolve reference. Nothing was found in the project to match the name 'leds'. IP Integrater → Generate Block Design 진행 시 아래와 같은 오류가 발생 TCL Consol 오류 내용: ERROR: [filemgmt 56-189] Failed to resolve reference. Nothing was found in the project to match the name 'leds'. ERROR: [Runs 36-346] File 'D:/05_Xilinx/06_SGR/KCU105_JSW14J56_220405A_JESD204C_ir_1G/JESD/JESD.srcs/sources_1/bd/bd_KCU105/ip/bd_KCU105_leds_0_0/bd_KCU105_leds_0_0.xci' needed for run contains invalid referenc.. ERROR: [Xicom 50-8] xicom ERROR: [Xicom 50-8] xicom: Device:0, user chain number:1, slave index:3. Reading intermittently wrong data from core. Try slower target speed. Make sure design meets timing requirements. ERROR: [Xicom 50-38] xicom: Device:0, user chain number:1, slave index:3, is not a valid CseXsdb Slave core. ERROR: [Labtools 27-3176] hw_server failed during internal command. Resolution: Check that the hw_serv.. [Opt 31-1] OBUFDS pin is not connected to a top-level port. Tool : Vivado 2020.2 Target : XCKU060-ffva1156-2-i (Kintex Ultrascale) 해결 방법: FPGA Fabric에서는 Differential을 만들 수 없고 외부의 port에서만 Differentail로 받아들일 수 있다. 임시적인 방법으로 MMCM에서 클럭을 생성할 때 하나는 원하는 클럭 그대로 나머지 하나는 180도 위상차가 나는 클럭을 생성한다. URL: https://support.xilinx.com/s/question/0D52E00006hpUCJSA2/error-while-using-differential-clock-buffer?language=en_US [BD 41-1367] The port name 'in' of cell '/and_w4_rx' is a reserved keyword in a Hardware Description Language. Please consider renaming the port. Tool : Vivado 2020.2 Target : XCKU060-ffva1156-2-i (Kintex Ultrascale) 위와 같이 input과 output의 port를 in과 out으로 정의하면 예약된 키워드이기 때문에 에러가 발생함. 아래와 같이 변경 필요. 이전 1 2 다음
