FPGA/개발 (17) 썸네일형 리스트형 다수의 Clock domain을 사용하지 않는 방법 Revision history: 220928 최초 작성 참조: https://web.mit.edu/6.111/www/f2017/handouts/L07a.pdf 위 그림과 같이 clock을 분주하여 여러개의 clock domain을 만들게되면 클럭마다 sync를 맞추기 어려워짐으로 timing 특성이 안좋아진다. 해결방법은 아래 그림과 같이 enb라는 신호를 만들어 enb가 1일때 동작을 기술하면 된다. 따라서 D-FF의 clock은 원래 사용하던 clk(clock domain은 1개)를 사용하면 된다. always @(posedge clk) begin if(resetn == 1'b0) begin // 리셋 동작 기술 end else if(enb8)begin // enb8이 1이 됐을대 동작 기술 end .. JESD204B: DL (Deterministic Latency) Revision history 220826: 최초 작성 참조: https://www.ti.com/lit/ml/slap160/slap160.pdf https://www.ti.com/lit/ml/slap159/slap159.pdf?ts=1661503923522&ref_url=https%253A%252F%252Fwww.google.com%252F JESD204B의 Link latency 정의 - ADC가 만든 데이터를 Serializer의 입력으로 넣는 순간부터 FPGA 및 수신 Device의 Elastic Buffer에서 데이터가 출력되는 순간까지의 시간을 Link Latency라고 부름 (또는 그 반대) - ADC Core Latency는 아날로그 신호를 입력받은 순간부터 Serializer의 입력으로 넣.. JESD204B: Data Link Layer Revision history: 220928 최초 작성 참조: https://www.ti.com/lit/ml/slap161/slap161.pdf https://www.analog.com/en/technical-articles/grasp-the-critical-issues-for-a-functioning-jesd204b-interface.html Grasp the Critical Issues for a Functioning JESD204B Interface | Analog Devices By clicking “Accept All”, you agree to the storing of cookies on your device to enhance site navigation, analyze site usage,.. JESD204B: Transport Layer Rivision history: 220928 최초 작성 Transport Layer Overview - ADC 데이터를 JESD204B의 데이터 단위인 octect, frame, mutiframe단위로 매핑 - (경험상 사용빈도가 낮음) ADC데이터에 필요하다면 control bits를 추가할 수 있음 - JESD204B의 파라미터에 따라 ADC 데이터를 다양하게 송수신 가능 - 주요 파라미터 L # of lanes per converter device M # of converters per device F # of octets per frame (per lane) S # of samples per converter per frame clock cycle CS # of control bits per co.. JESD204B: Clock Revision history: 220823 최초 작성 JESD의 데이터 단위는 다음과 같다. Octet ＜ Frame (F) < Multiframe (K) Frame Clock - Data frame을 정렬시키는 클럭 - RX와 TX의 Frame clock은 반드시 동일해야함 Local Multi-Frame Clock (LMFC) - LMFC는 Multiframe의 경계에 정렬됨 - RX와 TX의 Local Multi-Frame Clock은 반드시 동일해야함 - LMFC는 Frame clock보다 주기가 길기때문에 다수의 ADC, DAC device들과의 sync를 맞추는데 사용됨 Device Clock - 외부에서 입력이 필요 (FPGA경우 외부 clock generator에서 만들어진 클럭을 의미).. JESD204B: 장단점 Rivision history 220823 최초 작성 참조: https://www.ti.com/lit/ml/slap161/slap161.pdf JESD204B의 장점 왜 JESD204 프로토콜을 사용하는가? 1. PCB 면적을 LVDS에 비해 적게 사용 구분 사용 레인, 레이어 수 LVDS 32 lanes, 4 layers JESD204B 8 lanes, 1 layer 2. 면적이 작아지니 Package 사이즈가 작음 구분 패키지 사이즈 LVDS 12x12mm 196-pin BGA JESD204B 10x10mm 144-pin BGA 3. LVDS와 동일한 throughput을 가진 JESD204가 더 적은 전력을 소비 구분 속도 소비 전류 LVDS 40 Gbps 3.5 mA JESD204B 40 Gbps.. Timing Analysis ***오타 및 오류가 있을 수 있음*** 분석 대상 선정 Path 1에 대한 분석 Path 1을 더블클릭하면 Path 1에 대한 상세 설명이 나타난다. 크게 다음과 같이 3가지로 나누어지고 각각에 대해 무엇을 의미하는지 분석해보자 1. Destination Clock Path 2. Source Clock Path 3. Data Path 1. Destination Clock Path Destination Clock Path는 FDCE까지의 clock delay를의미한다 (글이 어려우니 사진 참조). net과 logic를 거치면서 clock이 시간지연을 가지게 되며 FDCE에 입력되는 clock의 지연시간은 14.106 ns가 된다. 2. Source Clock Path Source Clock Path는 데.. gtwizard_ultrascale_1_example_top gtwizrd를 block design에 넣어 사용하려고 했지만 직접 넣어 사용할수가 없었다. 아래 링크에 따르면, https://support.xilinx.com/s/article/75723?language=en_US 75723 - UltraScale Transceiver Wizard: Cannot add an UltraScale GT wizard instance to an IP Integrator Block Design UltraScale Transceiver Wizard designs are not compatible with board designs. As a result you cannot package a GT in an RTL module and then put it in an IP Inte.. 이전 1 2 3 다음
