JESD204B: 장단점

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220823 최초 작성

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참조: https://www.ti.com/lit/ml/slap161/slap161.pdf

 

JESD204B의 장점

 

왜 JESD204 프로토콜을 사용하는가? 

1. PCB 면적을 LVDS에 비해 적게 사용

구분	사용 레인, 레이어 수
LVDS	32 lanes, 4 layers
JESD204B	8 lanes, 1 layer

2. 면적이 작아지니 Package 사이즈가 작음

구분	패키지 사이즈
LVDS	12x12mm 196-pin BGA
JESD204B	10x10mm 144-pin BGA

3. LVDS와 동일한 throughput을 가진 JESD204가 더 적은 전력을 소비

 

 

구분	속도	소비 전류
LVDS	40 Gbps	3.5 mA
JESD204B	40 Gbps	66 mA

 

4. 높은 클럭으로 동작 가능하다.

구분	속도
LVDS	RX측에서 TX에서 보낸 데이터와 클럭의 동기가 맞아야 함으로 높은 클럭에서 동작이 JESD204B보다 상대적으로 어려움
JESD204B	RX측에서 CDR (Clock and Data Recovery)하여 TX가 보낸 데이터에 동기된 Clock을 생성하기때문에 높은 클럭 달성 가능

CDR 설명: http://www.ktword.co.kr/test/view/view.php?m_temp1=3662&id=727

5. 타이밍 인터페이스가 간단함

- JESD의 CDR 기능 때문

 

6. 표준 기술

JESD204B JEDEC 표준문서: https://www.jedec.org/sites/default/files/docs/JESD204B.pdf

JESD204C JEDEC 표준문서: https://www.jedec.org/document_search?search_api_views_fulltext=jesd204

 

 

JESD204B의 단점

 

1. Link latency가 길다

 

2. 만약 Xilinx사의 JESD204 IP를 사용한다면 라이선스 비용이 들고 구현시 상대적으로 복잡함

- 고속 Serial통신 지식뿐만 아니라 아날로그 지식도 어느정도 있어야 함

- I2C, CAN, SPI보다 링크 형성에 필요한 조건들이 많다

- JESD204B에도 세부적으로 class0, 1, 2 총 3개로 나뉘고 경험상 subclass 1을 많이 사용하는것 같음

 

JESD204B Link Data Flow and Protocol Layer Diagram