Processor SystemReset Module v5.0

Features

 

• Supports asynchronous external reset input which is synchronized with clock

   - 외부 asynchronous 입력을 내부의 clock에 동기된 리셋 신호로 입력받을 수 있음

• Both the external and auxiliary reset inputs are selectable as active-High or active-Low

   - 외부, 보조 입력을 active-high 또는 active-low로 입력 선택 가능

• Selectable minimum pulse width for reset inputs to be recognized

   - 외부의 리셋 입력을 받을 때 최소 펄스 넓이(1~16)를 지정할 수 있음

• DCM(Digital Clock Managers) Locked input

   - Microblaze 또는 

• Power On Reset generation

   - POR 생성 (FPGA에 파워가 인가되면 Reset신호를 생성해주는 역할)

• Parameterized active-Low reset signal generation for core and for interconnect

   - Mizroblze 또는 Zync 프로세서를 사용할 때 core 또는 interconnect IP들의 active-low reset을 몇개 사용할지 파라미터들을 조절하여 사용 가능

• Sequencing of reset signals coming out of reset:

   - 출력되는 reset 신호의 순서를 조정 가능

a. Bus structures come out of reset (Interconnect and bridge)

b. Peripherals come out of reset 16 clock cycles later (UART, SPI, IIC)

c. The MicroBlaze™ processor comes out of reset 16 clock cycles after the peripherals

 

 

Example design

그림 1 Example of the Processor System Reset Module Core

사용 시 위와 같이 구성

- ext_clk: 외부에서 입력되는 클럭

- ext_reset_in: FPGA에 입력되는 외부 리셋 신호

- Clock Generator의 DCM_Locked: MMCM의 Lock신호

- Processor System Reset의 slowest_sync_clock: 비동기 ext_reset_in 신호를 내부 가장 느린 클럭에 동기를 맞추기 위하여 입력받는 포트

- Processor System Reset의 dcm_locked: slowest_sync_clk이 안정적인 클럭인지를 판별하기 위해 입력받는 포트

- Processor System Reset의 ext_reset_in: 외부 비동기 리셋 입력 포트

 

The core timing behavior

그림 2 Processor System Reset Module - Ext_Reset_In (active-Low)

The Power On Reset condition causes all the reset outputs to become active within the first two clocks of a power up and remain active for 16 clocks.

• The first reset signals to go inactive* are the bus_struct_reset and interconnect_aresetn.
• 16 clocks later peripheral_reset and peripheral_aresetn go inactive*.
• 16 clocks later mb_reset goes inactive*. Now all the resets are inactive* and processing can begin.

   * Inactive의미: Reset기준 활성화가 안됨 = Reset상태에서 벗어남

 

 

 

 

Customize block

그림 3 Processor System Reset (5.0) 설정 화면

 

1. External Reset Logic Level(Auxillary Reset도 동일): ext_reset_in의 reset 시점 

   - 0: ext_reset_in이 low시 reset 

   - 1: ext_reset_in이 high시 reset 

2. Ext Reset Active Width(Auxillary Reset도 동일): 1 ~ 16까지 설정 가능하고 외부 리셋 입력이 이 이상 active-High또는 active-Low를(slowest_sync_clock 기준) 유지를 해야 리셋이 진행됨 

 

3. Bus Structure, Peripherals, Interconnect: 리셋 신호의 폭

   - 중요한것은 그림 2의 timing behavior

 

기타

1. The signal mb_debug_sys_rst is always active-High

   - Normally this signal is connected to the Microprocessor Debug Module, MDM.

2. dcm_locked

   - 시스템상에 어떠한 DCM도 사용하지 않는다면 tied High

   - 클럭을 DCM에서 생성한것을 사용한다면 DCM으로부터 온 Lock신호화 연결

   - dcm_locked 신호가 deassert된다면 Processor System Reset은 리셋 신호를 출력

   - 여러개의 DCM을 사용한다면 and로 묵은 locked신호를 dcm_locked에 입력