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220928 최초 작성
참조:
Adapted from J. Rabaey, A. Chandrakasan, B. Nikolic, “Digital Integrated Circuits: A Design Perspective” Copyright 2003 Prentice Hall/Pearson.
https://web.mit.edu/6.111/www/f2017/handouts/L04.pdf
Skew의 정의는 위 그림과 같은 회로가 있을때 clk1의 rising edge 시간과 clk2의 rising edge시간을 뺀것으로 정의된다.
CLK소스까지의 위치와 R1, R2, R3의 위치에 따라 Negative skew또는 Positive skew가 발생할 수 있다. 위 그림에서 CLK가 R2보다 R1에 가까운 경우에는 Positive skew가 발생하고
CLK가 R1보다 R2에 가까운 경우에는 Negative skew가 발생한다.
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